内容説明
Verilog HDLやVHDLによる設計はもはや日常となり、HDLに代わると言われるC言語ベースの設計例も報告されるようになってきました。本書の初版もVerilog HDLによる設計のための入門書として多くの読者に支持されてきました。本書の内容は、Verilog HDLによる設計のれい明期に著者が会得した内容を整理し、1冊にまとめたものです。著者の主な業務が、設計から(広義の)コンサルティングに変わり、多くの設計事例や記述例を見るに至り、本書の内容にひとりよがりで思い込みの部分が少なからず目に付いてきました。そこで、半導体理工学研究センター(STARC)が策定した「設計スタイルガイド」に準拠して、本書の記述例や解説を見直しました。
目次
第1部 入門編(やさしいVerilog HDL記述入門;もう少し進んだVerilog HDL記述)
第2部 回路記述編(文法概略と基本記述スタイル;組み合わせ回路のHDL記述;順序回路のHDL記述)
第3部 シミュレーション&応用編(シミュレーション・モデル;シミュレーション記述;電子錠の拡張;Verilog HDL文法概要;Verilog-2001)
著者等紹介
小林優[コバヤシマサル]
1981年山梨大学工学部電子工学科卒業。1981年カシオ計算機入社。時計LSI開発、画像処理研究開発を経て、WindowsCEマシンやPHSの開発に関わる。1996年(株)エッチ・ディー・ラボ設立に参加。各種セミナの企画、開発、講師、eラーニング・システム「HDL Endeavor」シリーズの開発などに従事。1991年末からVerilog HDLに関わるが、いきなり画像処理チップ開発に利用して失敗。しかし、開発過程で得た数多くの経験をその後の業務に生かすことができ、会社設立の原動力にもなった
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感想・レビュー
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