目次
1章 基本設計制約(命名規則;同期設計 ほか)
2章 RTL記述テクニック(組み合わせ回路;組み合わせ回路のalways文記述 ほか)
3章 RTL設計手法(機能ライブラリの作成;機能ライブラリの使用 ほか)
4章 検証のテクニック(テストベンチ記述;タスク記述 ほか)
A 付録(Design Compilerによる論理合成;Encounter RTL Compilerによる論理合成 ほか)
感想・レビュー
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kaizen@名古屋de朝活読書会
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2001年版の違いは、SystemVerilogに対応したこと、検証系を補強したことclockまわりを改訂したことの3つ。2.12. データタイプの拡張(SystemVerilog 編)2.12.1. reg とwire をlogic におきかえる。Verilog HDLでは,記憶素子を含むregと配線の機能のwireを区別して使用していた。厳密にregは記憶素子になるかというと、必ずしもそうでないため紛らわしい面があった。SystemVerilogではlogicで統一的に書けるとのこと。2012/08/22