コンピュータの構成と設計 MIPS EDITOIN 〈下〉 - ハードウエアとソフトウエアのインタフェース (第6版)

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コンピュータの構成と設計 MIPS EDITOIN 〈下〉 - ハードウエアとソフトウエアのインタフェース (第6版)

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  • サイズ B5判/ページ数 380p/高さ 24cm
  • 商品コード 9784296070107
  • NDC分類 548.2
  • Cコード C3004

出版社内容情報

「パタ&へネ」の名で親しまれる古典的名著の第6版。コンピュータ技術の初歩からモバイル/クラウド時代の最新のテーマまで深く解説。第6版での主な改訂内容は下記のとおり。

■「高速化」に関する節をすべての章に含めるようにした。第1章で、行列の乗算プログラムをPython 言語で組む。これは性能が低いので、2章ではC言語を学習して、行列の乗算プログラムを組み直す。さらに以降の章では、行列の乗算の速度を速めるために、データ・レベル並列性、命令レベル並列性、スレッド・レベル並列性を順次活用し、さらに最新の記憶階層に適合するようにメモリ・アクセスを調節する。
■第6版では、各章に「自習」の節を設けた。その中で考えを呼び起こす質問を発する。答えは各節の末尾に掲げたので、その答えをチェックすれば、自己評価できる。
■Mooreの法則およびDennardのスケーリング則が当てはまらなくなったことを説明するのに加えて、第5版で顕著であった変化の動因としてのMoore の法則を強調しないようにした。
■第2章では、2進数のデータには固有の意味はなく、プログラムによってデータ型が決まることを強調する材料を増やした。
■第2章にはまた、MIPSと対照的な命令セットとして、ARMv7、ARMv8、およびx86に加えて、RISC-Vについての手短な説明を含めた。
■第2章のベンチマークの例を、SPEC2006からSPEC2017に更新した。
■第4章と第5章の包括的な例題解説の対象は、最新のARM A53マイクロアーキテクチャおよびIntel Core-i7 6700 Skylakeマイクロアーキテクチャに更新した。
■第4章と第6章の「誤信と落とし穴」の節には、ローハンマーおよびSpectreのハードウエア・セキュリティ攻撃をめぐる落とし穴を追加した。
■第6章には、GoogleのTensor Processing Unit (TPU) バージョン1を使用したDSAを紹介する節を設けた。第6章の包括的な例題解説の節では、GoogleのTPUv3 DSAスーパーコンピュータをNVIDIA Volta GPUのクラスタと比較するように更新した。

下巻は次の2章分と付録を収録。
第5章 容量と速度の両立:記憶階層の利用
第6章 クライアントからクラウドまでの並列プロセッサ
付録A アセンブラ,リンカ,SPIM シミュレータ
付録B 要求のトラブルシューティングのガイド