内容説明
SystemVerilogとともに、近年のハードウェア検証に必要不可欠となっているUVM(Universal Verification Methodology)。複雑な言語仕様をわかりやすく解説した、待望の入門書！
UVMの理解に不可欠なSystemVerilogの知識を抑えつつ、コンポーネント間通信（TLM）、クラスライブラリー、検証コンポーネント開発といった実務に欠かせないことがらを、開発例とともに丁寧にひもときます。
サンプルコードや検証環境の構築例も多数掲載。手を動かしながら実践で役立つ知識が身につけられるよう工夫されています。
目次
第1章 概要
第2章 TLM
第3章 UVMクラスライブラリーの基礎
第4章 UVM検証コンポーネントの開発
第5章 UVM検証環境構築例
第6章 補足
