ナノメートル ＣＭＯＳ ＶＬＳＩ回路のための欠陥指向テスト（第２版） Defect-Oriented Testing for Nano-Metric CMOS VLSI Circuits (Frontiers in Electronic Testing) 〈Vol. 34〉 （2ND）

ナノメートル　ＣＭＯＳ　ＶＬＳＩ回路のための欠陥指向テスト（第２版）<br>Defect-Oriented Testing for Nano-Metric CMOS VLSI Circuits (Frontiers in Electronic Testing) 〈Vol. 34〉（2ND）

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ナノメートル　ＣＭＯＳ　ＶＬＳＩ回路のための欠陥指向テスト（第２版）
Defect-Oriented Testing for Nano-Metric CMOS VLSI Circuits (Frontiers in Electronic Testing) 〈Vol. 34〉（2ND）

Sachdev, Manoj/ Pineda de Gyvez, José

ウェブストア価格 ¥47,081（本体¥42,801）
Springer（2007/03発売）
外貨定価 US$ 219.99
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製本 Hardcover:ハードカバー版／ページ数 330 p.
言語 ENG
商品コード 9780387465463
DDC分類 621

基本説明

Originally published as volume 10 in this series.

Full Description

Defect-oriented testing methods have come a long way from a mere interesting academic exercise to a hard industrial reality. Many factors have contributed to its industrial acceptance. Traditional approaches of testing modern integrated circuits have been found to be inadequate in terms of quality and economics of test. In a globally competitive semiconductor market place, overall product quality and economics have become very important objectives. In addition, electronic systems are becoming increasingly complex and demand components of the highest possible quality. Testing in general and defect-oriented testing in particular help in realizing these objectives. For contemporary System on Chip (SoC) VLSI circuits, testing is an activity associated with every level of integration. However, special emphasis is placed for wafer-level test, and final test. Wafer-level test consists primarily of dc or slow-speed tests with current/voltage checks per pin under most operating conditions and with test limits properly adjusted. Basic digital tests are applied and in some cases low-frequency tests to ensure analog/RF functionality are exercised as well. Final test consists of checking device functionality by exercising RF tests and by applying a comprehensive suite of digital test methods such as I , delay fault testing, DDQ stuck-at testing, low-voltage testing, etc. This partitioning choice is actually application dependent.

Functional and Parametric Defect Models.- Digital CMOS Fault Modeling.- Defects in Logic Circuits and their Test Implications.- Testing Defects and Parametric Variations in RAMs.- Defect-Oriented Analog Testing.- Yield Engineering.- Conclusion.