内容説明
本書は、ディジタルＬＳＩ開発の機能検証に関する指針をまとめたノウハウ集です。検証計画やテストベンチ、アサーション、カバレッジ、システム・レベル検証の具体的なルールや推奨事項について解説しています。ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の開発に携わる設計エンジニア、検証エンジニア、システム・アーキテクト、設計マネージャにとって必携の解説書です。
目次
イントロダクション
検証計画
アサーション
テストベンチ・インフラストラクチャ
スティミュラスとレスポンス
カバレッジ・ドリブン検証
フォーマル検証ツールに対応するアサーション
システム・レベル検証
プロセッサ統合検証
ＶＭＭ標準ライブラリの仕様
ＶＭＭチェッカ・ライブラリ
ＸＶＣ標準ライブラリ仕様
ソフトウェア・テスト・フレームワーク
著者等紹介
Ｂｅｒｇｅｒｏｎ，Ｊａｎｉｃｋ［ＢＥＲＧＥＲＯＮ，ＪＡＮＩＣＫ］［Ｂｅｒｇｅｒｏｎ，Ｊａｎｉｃｋ］
米国Ｓｙｎｏｐｓｙｓ社サイエンティスト。ベストセラーである“Ｗｒｉｔｉｎｇ Ｔｅｓｔｂｅｎｃｈｅｓ：Ｆｕｎｃｔｉｏｎａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ ＨＤＬ Ｍｏｄｅｌｓ”の著者であり、Ｖｅｒｉｆｉｃａｔｉｏｎ ＧｕｉｌｄのＷｅｂサイトの主催者でもある。Ｕｎｉｖｅｒｓｉｔｅ ｄｕ Ｑｕｅｂｅｃ ａ Ｃｈｉｃｏｕｔｉｍｉで工学士号を、Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｗａｔｅｒｌｏｏで電気工学の修士号を、Ｕｎｉｖｅｒｓｉｔｙ ｏｆ ＯｒｅｇｏｎでＭＢＡ（経営学修士号）を取得
Ｃｅｒｎｙ，Ｅｄｕａｒｄ［ＣＥＲＮＹ，ＥＤＵＡＲＤ］［Ｃｅｒｎｙ，Ｅｄｕａｒｄ］
米国Ｓｙｎｏｐｓｙｓ社検証グループＲ＆Ｄのプリンシパル・エンジニア。Ｕｎｉｖｅｒｓｉｔｅ ｄｅ Ｍｏｎｔｒｅａｌの教授として２５年間、コンピュータ・サイエンスを教えた後、２００１年にＳｙｎｏｐｓｙｓ社に入社。おもにハードウェアの設計・検証、およびテストに力を注ぎ、この分野で数々の論文を発表している
Ｈｕｎｔｅｒ，Ａｌａｎ［ＨＵＮＴＥＲ，ＡＬＡＮ］［Ｈｕｎｔｅｒ，Ａｌａｎ］
英国ＡＲＭ社デザイン検証メソドロジ・プログラム・マネージャ。ＡＲＭ社の全世界のデザイン検証メソドロジをリードし、ＣＰＵデザイン検証からシステム・コンポーネント、システム・デザイン検証までを担当している。おもに効率的かつ高品質なデザイン検証、フォーマル手法、およびデザイン検証フローの最適化に力を注いでいる
Ｎｉｇｈｔｉｎｇａｌｅ，Ａｎｄｒｅｗ［ＮＩＧＨＴＩＮＧＡＬＥ，ＡＮＤＲＥＷ］［Ｎｉｇｈｔｉｎｇａｌｅ，Ａｎｄｒｅｗ］
英国ＡＲＭ社コンサルタント・エンジニア。ＡＲＭ社のケンブリッジ、シェフィールド・デザイン・センタのＳｏＣ検証グループを数年間に渡ってリードしてきた（本データはこの書籍が刊行された当時に掲載されていたものです）
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