出版社内容情報
著者の40年に及ぶ研究・開発経験・体験を十二分に反映した書。〔内容〕基礎／addressing／register stack／命令／割込み／hardware／入出力制御／演算機構／cache memory／RISC／super computer／並列処理／RAS／性能評価／他
【目次】
1. 序 論
1.1 computer architectureとは
1.2 計算機systemとstored program方式
1.3 計算機systemの構成要素
2. 情報の単位，表現，data形式
2.1 dataと情報
2.2 表記法
2.3 code
2.4 10進-２進変換，２進-10進変換
2.5 補 数
2.6 dataの表現
2.7 数値の表現
2.8 bit位置の呼称，addressづけ
3. pilot computer P-X
3.1 P-0の概略構成
3.2 P-0の命令
3.3 P-0のprogram
3.4 P-0の動作概要
3.5 P-0の制御動作
3.6 初期状態と起動
4. 計算機architectureの発展
4.1 stored program方式の幕開け
4.2 hardware技術と計算機の発展
4.3 architectureの発展
5. addressing
5.1 addressingの単位と範囲
5.2 base register address方式
5.3 address変更・修飾
5.4 addressing方式
6. 各種register，stack
6.1 registerと高速memory
6.2 汎用register類
6.3 stack
7. 命 令
7.1 命令語の形式
7.2 命令の種類
8. 入出力関係の命令・command
8.1 programmed input-output
8.2 I/O channalとI/O command
8.3 I/O commandの種類
8.4 I/O chaining
9. multi-programmingと割込み
9.1 multi-programming
9.2 割込みの基本機能
9.3 multi-programmingとprocess
9.4 System/360，370系の割込み方式
9.5 memory protection
10. hardware技術
10.1 論理素子と回路
10.2 主記憶装置の変遷
10.3 IC memory
10.4 LSI，VLSIの時代
10.5 実装技術
11. micro-program制御方式
11.1 micro-programming
11.2 "P-1"のmicro-program制御
11.3 micro-program制御方式の特長
11.4 firmware
12. 入出力制御機構
12.1 DMA方式
12.2 入出力channel方式
12.3 入出力interface
12.4 入出力の多重化方式とchannelの構成
12.5 拡張入出力制御
13. 演算機構
13.1 adder
13.2 shifter
13.3 乗算方式
13.4 除算方式
14. 仮想記憶方式
14.1 pagingとsegmentation
14.2 time sharingとvirtual memory
14.3 dynamic address translation（DAT）
14.4 仮想記憶方式の意義
15. cache memory方式
15.1 memoryの高速化方式
15.2 cache memory方式
15.3 cacheの効果と各方式の比較
15.4 cache memoryとvirtual memory, memory階層
16. pipeline制御方式
16.1 命令制御の高速化
16.2 pipeline制御
16.3 pipeline制御のconflict/hazard
16.4 data conflict/hazardへの対処法
16.5 分岐命令とpipeline制御
16.6 multi-functional unitと演算pipeline
16.7 dynamic scheduling
16.8 pipeline制御と割込み
16.9 loop unrollingとsoftware pipelining
16.10 superscalar, VLIW, superpipeline方式
17. RISC processor
17.1 RISCの登場
17.2 RISC architectureに特徴的な機能
17.3 load/store architectureのpipeline stage
17.4 register window
17.5 RISCの評価
18. multi-processor
18.1 複合計算機systemとmulti-processor
18.2 multi-processor方式とarchitecture, atomic instruction
18.3 cache coherency
19. supercomputer
19.1 pipeline方式supercomputer
19.2 vector命令とvector register
19.3 vector processorのpipeline制御
19.4 supercomputerの性能
19.5 擬似vector processor
20. 並列処理system
20.1 並列処理systemへの経緯
20.2 parallel computer systemの実例
20.3 parallel computer systemの分類
20.4 相互結合網
20.5 parallel computer systemの問題点
21. RAS等のsupport
21.1 reliability, availability, serviceability
21.2 errorの検出・訂正
21.3 retry, reconfiguration
21.4 診断機能
21.5 RAID
22. 計算機の性能，architectureの評価
22.1 性能の評価方法
22.2 Groschの法則，cost-performance
22.3 architectureに関する議論
22.4 non Neumann architecture
23. 付 録
23.1 RISC processorの実例
23.2 例 題
23.3 例題の略解
24. 参考文献
25. 索 引
目次
序論
情報の単位、表現、ｄａｔａ形式
ｐｉｌｏｔ ｃｏｍｐｕｔｅｒ Ｐ‐Ｘ
計算機ａｒｃｈｉｔｅｃｔｕｒｅの発展
ａｄｄｒｅｓｓｉｎｇ
各種ｒｅｇｉｓｔｅｒ、ｓｔａｃｋ
命令
入出力関係の命令・ｃｏｍｍａｎｄ
ｍｕｌｔｉ‐ｐｒｏｇｒａｍｍｉｎｇと割込み
ｈａｒｄｗａｒｅ技術〔ほか〕
