SystemVerilogによるモデリングと論理合成 - ハードウェア記述言語による回路設計の基礎

著者名：篠塚一也

共立出版（2026/04発売）

• ISBN：9784320125926

内容説明

今日では、ハードウェア記述言語はハードウェア設計および検証に欠かせない手段となっている。本書は、ハードウェア記述言語としてSystemVerilogを採用し、回路設計を行うために必要な基礎知識および基礎技術を解説するものである。基礎知識には、論理回路をハードウェア記述言語で表現するための知識、ならびにハードウェア記述言語で表現された記述を論理回路に合成するための知識が含まれる。また、基礎技術には、記述表現から合成された回路構成を最適化する手法が含まれる。

目次

第１章　概要
第２章　設計に必要なＳｙｓｔｅｍ　Ｖｅｒｉｌｏｇの基礎知識
第３章　ブール代数と論理合成
第４章　論理合成とａｌｗａｙｓ
第５章　エンコーディング
第６章　整数表現と演算
第７章　組み合わせ回路と論理合成
第８章　ラッチ
第９章　シーケンシャル回路と論理合成
第１０章　ＦＳＭ
第１１章　練習問題の解答

感想・レビュー

※以下の感想・レビューは、株式会社ドワンゴの提供する「読書メーター」によるものです。

[Q]

FGPAやASICの回路を設計する言語であるSystemVerilogは合成されるとどんな回路になるのか意識して書きましょう本。FPGAを令和の時代にはじめるなら古いVerilogではなくこの言語の方が読みやすいと日頃感じていて手に取った。ところがGitHubによくあるソフトコアは古いVerilogで書かれていることが多い。alwaysがどんな回路になるのか理解しにくくて困っていると生成AIに相談したところほとんどはSystemVerilogと同等の設計をVerilogのイディオムで書いているとのこと。

2026/02/25