SystemVerilogによる検証の基礎

著者名：篠塚一也

森北出版（2020/01発売）

• ISBN：9784627851719

内容説明

SystemVerilogによるハードウェア検証技術を詳説！

検証に必要なSystemVerilogの基本知識をカバーしつつ、
ランダムスティミュラスの生成、ファンクショナルカバレッジ、
アサーション、さらにはUVMを利用した検証作業について、
膨大な言語仕様の中から重要ポイントをピックアップし、丁寧にひもときます。

コードの記述例も多数掲載。手を動かしながら読み進めることによって、
複雑かつ見落としやすい仕様を、実践的に身につけられるよう工夫されています。

検証作業に携わるエンジニア必読の1冊。

目次

第1章　概要
第2章　SystemVerilogに関する予備知識
第3章　ランダムスティミュラスの生成
第4章　ファンクショナルカバレッジ
第5章　アサーション
第6章　UVM
第7章　補足

感想・レビュー

※以下の感想・レビューは、株式会社ブックウォーカーの提供する「読書メーター」によるものです。

[Q]

SystemVerilogというハードウェアの設計と検証の2つの機能を持つ記述言語を使って設計の仕様が意図したものか検証する本。乱数でテストケースを選択する話とテストカバレッジをサンプリングする話まではなんとか概要を掴めた気がする。しかしアサーションとUVMについては実際にどのように動くのか想像できなかった https://symbiyosys.readthedocs.io/ のassume,assertはSVのサブセットだと思っていたのだが、帰納を使ったassertは本書では全く登場しなかった。

2021/11/12