High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip (Computer Architecture and Design Methodologies)

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High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip (Computer Architecture and Design Methodologies)

Wang, Zheng/ Chattopadhyay, Anupam

ウェブストア価格 ¥23,074（本体¥20,977）
Springer Verlag, Singapore（2017/07発売）
外貨定価 US$ 109.99
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製本 Hardcover:ハードカバー版／ページ数 197 p.
言語 ENG
商品コード 9789811010729
DDC分類 621

Full Description

This book introduces a novel framework for accurately modeling the errors in nanoscale CMOS technology and developing a smooth tool flow at high-level design abstractions to estimate and mitigate the effects of errors. The book presents novel techniques for high-level fault simulation and reliability estimation as well as architecture-level and system-level fault tolerant designs. It also presents a survey of state-of-the-art problems and solutions, offering insights into reliability issues in digital design and their cross-layer countermeasures.

Introduction.- Background.- Related Work.- High-level Fault Injection and Simulation.- Architectural Reliability Estimation.- Architectural Reliability Exploration.- System-level Reliability Exploration.- Conclusion and Outlook.