Low Power Design with High-Level Power Estimation and Power-Aware Synthesis

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Low Power Design with High-Level Power Estimation and Power-Aware Synthesis

Ahuja, S./ Lakshminarayana, A./ Shukla, S. K.

ウェブストア価格 ¥23,074（本体¥20,977）
Springer（2011/11発売）
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製本 Hardcover:ハードカバー版／ページ数 176 p.／サイズ 39 illus., 25 in color.
言語 ENG
商品コード 9781461408710
DDC分類 621

Full Description

This book presents novel research techniques, algorithms, methodologies and experimental results for high level power estimation and power aware high-level synthesis. Readers will learn to apply such techniques to enable design flows resulting in shorter time to market and successful low power ASIC/FPGA design.

Introduction.- Related Work.- Background.- Architectural Selection using High Level Synthesis.- Statistical Regression Based Power Models.- Coprocessor Design Space Exploration Using High Level Synthesis.- Regression-based Dynamic Power Estimation for FPGAs.- High Level Simulation Directed RTL Power Estimation.- Applying Verification Collaterals for Accurate Power Estimation.- Power Reduction using High-Level Clock-gating.- Model-Checking to exploit Sequential Clock-gating.- System Level Simulation Guided Approach for Clock-gating.- Conclusions.