内容説明
ＳｙｓｔｅｍＶｅｒｉｌｏｇは、Ｖｅｒｉｌｏｇ ＨＤＬを新たに大幅に機能強化したものであり、デザイン、テストベンチ、形式的検証、Ｃ言語ベースＡＰＩが大幅に機能拡張されている。これらの拡張機能は、設計者、検証エンジニア、アーキテクトに重要な新機能を提供し、異なるプロジェクトメンバ間でのチームワークと連携の改善を可能にする。ＳｙｓｔｅｍＶｅｒｉｌｏｇベースのＥＤＡツールを採用した開発チームでは、生産性が向上し、短期間で高品質な設計が可能になる。本書は、ＳｙｓｔｅｍＶｅｒｉｌｏｇと将来のハードウェア設計言語の学習を始めるための絶好の書籍である。
目次
第１章 ＳｙｓｔｅｍＶｅｒｉｌｏｇ概要
第２章 ＳｙｓｔｅｍＶｅｒｉｌｏｇのリテラル値と組み込みデータ型
第３章 ＳｙｓｔｅｍＶｅｒｉｌｏｇのユーザ定義型と列挙型
第４章 ＳｙｓｔｅｍＶｅｒｉｌｏｇの配列、構造体、共用体
第５章 ＳｙｓｔｅｍＶｅｒｉｌｏｇの手続き的ブロック、タスク、ファンクション
第６章 ＳｙｓｔｅｍＶｅｒｉｌｏｇの手続き文
第７章 ＳｙｓｔｅｍＶｅｒｉｌｏｇによるステートマシンのモデリング
第８章 ＳｙｓｔｅｍＶｅｒｉｌｏｇの設計階層
第９章 ＳｙｓｔｅｍＶｅｒｉｌｏｇインタフェース
第１０章 ＳｙｓｔｅｍＶｅｒｉｌｏｇによる設計例
第１１章 動作デモリングとトランザクションレベル・モデリング
感想・レビュー
※以下の感想・レビューは、株式会社ブックウォーカーの提供する「読書メーター」によるものです。
fjt7tdmi
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SystemVerilog for Design という洋書の翻訳本。 日本語で SystemVerilog をしっかりと学べるほぼ唯一の本…だと思う。他の和書だと、インターフェースなどの一部の事項について説明していなかったりする。 SystemVerilog で CPU の開発をすることになった際、大変お世話になった。 ちなみに、SystemVerilog for Verification という姉妹本もある。そっちは私は読んだことがない。日本語訳もなかったはず。
